隨著摩爾定律趨近極限，通過集成電路工藝微縮的方式獲得算力提升越來越難;而計算與存儲在不同電路單元中完成，會造成大量數(shù)據(jù)搬運功耗增加和額外延遲。如何提高算力，突破技術(shù)瓶頸?26日，記者從清華大學(xué)獲悉，該校微電子所、未來芯片技術(shù)高精尖創(chuàng)新中心錢鶴、吳華強教授團隊，與合作者共同研發(fā)出一款基于多個憶阻器陣列的存算一體系統(tǒng)，在處理卷積神經(jīng)網(wǎng)絡(luò)時的能效比圖形處理器芯片高兩個數(shù)量級，大幅提升計算設(shè)備的算力，且比傳統(tǒng)芯片的功耗降低100倍。相關(guān)成果近日發(fā)表于《自然》雜志上。
如何用計算存儲一體化突破AI算力瓶頸，是近年來國內(nèi)外的科研熱點。尋找合適的硬件，是提升算力的基礎(chǔ)之一。
錢鶴、吳華強教授團隊通過優(yōu)化材料和器件結(jié)構(gòu)，成功制備出高性能憶阻器陣列。為解決器件非理想特性造成的系統(tǒng)識別準(zhǔn)確率下降問題，他們提出一種新型的混合訓(xùn)練算法，僅需用較少的圖像樣本訓(xùn)練神經(jīng)網(wǎng)絡(luò)，并通過微調(diào)最后一層網(wǎng)絡(luò)的部分權(quán)重，使存算一體架構(gòu)在手寫數(shù)字集上的識別準(zhǔn)確率達到96.19%，與軟件的識別準(zhǔn)確率相當(dāng)。
同時，他們提出空間并行的機制，將相同卷積核編程到多組憶阻器陣列中，各組憶阻器陣列可并行處理不同的卷積輸入塊，提高并行度來加速卷積計算。
在此基礎(chǔ)上，該團隊搭建了全硬件構(gòu)成的完整存算一體系統(tǒng)，在系統(tǒng)里集成了多個憶阻器陣列，并在該系統(tǒng)上高效運行了卷積神經(jīng)網(wǎng)絡(luò)算法，成功驗證了圖像識別功能，證明了存算一體架構(gòu)全硬件實現(xiàn)的可行性。
“基于憶阻器的新型存算一體架構(gòu)，可以打破算力瓶頸，滿足人工智能等復(fù)雜任務(wù)對計算硬件的高需求。”清華大學(xué)未來芯片技術(shù)高精尖創(chuàng)新中心教授吳華強說。(金鳳)
關(guān)鍵詞： 憶阻器
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